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counter_7seg
- 带分频器的bcd计数电路设计，verilog源码-dividers with the bcd count circuit design, Verilog source
clock2001
- 时钟模块之一：二进制转BCD码verilog源代码FPGA advantage编程环境-clock module : BCD switch binary source code Verilog FPGA advantage programming environment
Verilog_Development_Board_Sources
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
9.2_LCD_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口
VerilogHDL
- Verilog编程实例，主要使用Verilog语言设计译码器，将二进制转换为BCD码。
adc
- 编写verilog代码 利用实验箱上的A/D芯片完成模数转换。输入电压由实验箱提供，其幅值在0~5V间变化，由电位器控制。输出信号显示输入的模拟电压值，由数码管显示为2位BCD码的形式。
BCD_2_EX3
- BCD码 TO 余3码 转化器 Verilog
BCDconv
- BCD编码的Verilog HDL程序，能够实现BCD编码与卷积码。
BtoBCD
- 多位二进制数转BCD码,用verilog编写-Binary number to BCD code, prepared by verilog
Sevenseg
- verilog code for a decoder that converts bcd to seven segment leds
Bin2Grey
- 一个用Verilog语言实现的二进制码到BCD码的一种转换方法的实现。包含工程文件和实现文档。-Verilog language implementation with a binary code to BCD code conversion method as a realization. And the achievement of the document contains the project file.
bin_bcd
- verilog实现的而进制转BCD码的源码-verilog implementation of the binary code of the source switch BCD
binary_to_BCD
- 将二进制码转换成BCD码，在verilog环境下可以封装为译码器-BCD code into the binary code in verilog environment is encapsulated as decoder
adder2
- 此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
verilog_decimal_BCD
- 用verilog写的十进制转BCD码,希望对大家有帮助-Verilog to write with decimal switch BCD, we hope to help
BCDadder
- cource code for BCD adder in verilog language
HEX2BCD
- 十六进制转BCD,包含设计文件和仿真文件，工程文件(Sixteen decimal to BCD, including design documents and simulation files, engineering documents)
BCDto7seg
- bcd to 7 seg code in verilog
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
bcd
- FPGA实现3-8译码器用于实验测试，非常适合于初学者(FPGA implementation decoder)